实现更好的工艺缩放和电源效率，代价是晶圆减薄、键合和先进调试等新工艺的成本。

背面供电（Backside Power Delivery, BPD）被称为游戏规则改变者 — 因其是一项突破性技术，也是 CMOS 缩放的下一个重要推动者。

BPD有望显著提升功率、性能、面积（PPA）表现，包括更快的开关速度、更低的电压下降（Voltage Droop）和更低的电源噪声。尽管极端晶圆减薄、晶圆键合及正面多层工艺堆叠导致光刻图形畸变，对前端工艺造成重大干扰，但其仍有望在2纳米以下工艺节点实现这些优势。

尽管挑战重重，但顶尖的晶圆代工厂仍稳步前行。比如，英特尔目前正在利用其 PowerVia 技术提高其 18A 节点的良率。台积电预计将于 2026 年在其 N16 节点上为 HPC（高性能计算） 应用实施其 Super Power Rail（超级电源轨道）技术。三星正在研究 BPDN 技术，尽管它尚未透露生产时间表。

背面供电技术将电源布线转移至晶圆背面，仅通过正面互连传输信号。其核心理念是直接将电力输送至所需位置。

“我们的目标是为晶体管提供更优质的电力，”imec高级研究员、研发副总裁兼3D系统集成项目总监Eric Beyne表示，“相较于通过后端15层金属堆叠以瀑布式高阻抗、高电阻损耗的方式供电，我们将电源置于晶体管下方近距离处。这能更高效地解耦前端器件。”

电源网络与数据网络的巧妙分离尤其有利于高性能计算（HPC）设备。随着制程节点的推进，寄生电压（IR）下降问题日益严重，导致性能大幅降低。背面供电网络（BPDN）通过背面更粗、电阻更低的线路供电（而非低效的正面方案），可将电压降噪相关的功耗损失减少高达30%。硅正面互连仅用于信号布线，甚至可能因减少昂贵的极紫外（EUV）光刻步骤而降低成本。

“仅仅使用反向电源有很大的成本效益，因为成本的最大驱动因素是光刻通道，”英特尔副总裁兼互连和内存技术集成总监 Kevin Fischer 说。“若突破线距极限，则需从193纳米浸没式光刻转向EUV，或从EUV转向间距倍增方案。我们在正面全部采用直接印刷，无需间距分割，即所有层的沟槽和通孔均只需一次光刻。背面仍需增加金属层，但它们是数百纳米厚的粗金属线，因此成本较低。”

然而，背面供电技术为晶圆厂引入了全新设备，例如将硅晶圆大幅减薄（至<100纳米）的研磨系统及晶圆键合系统。“涉及大量新设备，如晶圆键合与研磨，这在半导体行业并不常见，”Fischer表示，“此外还需进行正背面对准，这些都是前所未有的工艺。”

除了掌握这些新工艺外，背面供电技术还引入了必须管理的全新应力分布。例如，背面金属化和硅通孔（TSV）中不同材料的热膨胀失配会产生机械应力，可能影响晶体管特性。Lam Research的Semiverse Solutions团队通过虚拟制造研究发现，相较于传统正面连接方案，背面直连方案会对全环绕栅晶体管施加显著的额外应力。

转向背面供电对设计和制造均产生重大影响。“一大优势是释放了原本被电源占用的布线资源，”Synopsys高级产品经理Jim Schultz表示，“但充分利用这些额外的信号布线需要EDA工具的大量重构，因为过去几十年的方法一直是同时优化电源与信号布线效率。这是一次重大变革。”

另一方面，布线选择也更多。“额外的自由度让问题更易解决，因为布线资源更充裕，”Schultz指出，“例如，通过线间双倍间距可减少交叉耦合，改善电磁特性。若两条信号线并行，可通过类似马蹄形的路径从金属3层绕至金属5层再返回。这些新方案都是可能的。”

其他人对此表示认同。“设计层面的优势相当明显，”Fischer表示，“布线工具更易使用，因为它们无需避开电源网格。此外，由于所有金属层均可直接印刷，我们无需处理复杂的间距分割规则。”

更直接的供电还能提升电源利用率。“更好的电源利用率有助于活性晶体管密度的扩展，”英特尔的Fischer解释道，“电源利用率取决于能否为每个单元提供充足电力，从而提高晶圆上晶体管的实际利用率。采用背面供电后，利用率较传统方案提升了约10%。”

背面供电方案使正面金属间距得以一次性放宽，这或能推迟一至两个节点再引入低电阻金属（如钌）替代铜互连的需求，尤其是在精细间距层。

与所有颠覆性半导体技术一样，背面供电需攻克重大挑战以验证新工艺、提升良率并实现大规模量产，包括：

图1：首先制造晶体管与电源通孔（a），接着进行正面多层金属化和介质密封（b）、与硅载体键合（c），最后完成背面供电处理。来源：英特尔

随着背面供电方案的升级，这些工艺难度逐步增加。目前存在三种方案：

第一种是“带电源轨的背面供电网络（BPDN）”，通过背面电源轨的垂直通孔绕行CMOS场效应晶体管（FET）并连接顶部触点。该方案由imec于2019年首创，对前端器件工艺的干扰最小。

第二种方案通常称为“电源通孔”，通过正面通孔连接正面触点，虽复杂度略高但微缩优势更显著。英特尔的PowerVia工艺流程（见图1）已研发近十年。

第三种方案“直连”实现难度最大，但性能与微缩效益最佳。该方案通过背面通孔直接从下方接触晶体管的源极或漏极，需将硅衬底减薄至几乎消失（仅剩10纳米）。

imec近年来持续探索直连方案。“我们的背面供电方案已从CFET（互补场效应晶体管）和纳米片结构演进至直接触点，”Beyne表示，“目标是直接从背面接触源/漏极，这意味着必须严格管控所有工艺公差。早期方案中，光刻畸变后套刻精度达20纳米即可满足TSV需求；但若需接触栅极，则需约3纳米套刻精度。”

光刻工具通过在每个掩模场域修正畸变以实现背面连接与TSV对准。“在此过程中，晶圆需经历键合、衬底去除等‘严酷’步骤，”Beyne解释道，“原以为晶体管位置固定，但工艺畸变会改变其实际位置。因此需通过测量已知位移量，动态调整光刻对准方向。令人惊叹的是，这种方法确实可行。”

晶圆背面金属层的存在增加了芯片调试难度（传统调试常通过硅背面进行）。“我们确实失去了部分能力，例如直接切断晶体管连接，”Fischer坦言，“但工程师的智慧在于利用背面高度冗余的特性——调试时可切除部分结构，同时确保供电充足。最终将调试时间缩短至一天半。”

此外，背面集成方案可能改变器件内部的应力分布，进而影响晶体管电学特性。例如，背面金属化与TSV引入的机械应力会改变全环绕栅晶体管沟道的应变状态，直接影响载流子迁移率与驱动电流。

“模拟这些三维应力分布至关重要，”Lam Research Semiverse Solutions高级半导体工艺与集成工程师Sam Sarkar指出，“应力管理对器件性能（尤其是GAA等先进架构）尤为关键。”他强调了晶圆减薄与TSV形成对应力分布和光刻对准的影响：“这些工艺在晶圆处理、对准精度与热预算管理方面带来新挑战。”

保持键合前后晶圆平整度同样困难。“两片平整晶圆键合后会产生畸变，”imec的Beyne表示，“键合设备通过在键合时预弯晶圆来抵消畸变，使最终结果保持平整。但减薄后的晶圆翘曲度是初始两片晶圆翘曲的总和，因此必须从近乎完美的平整晶圆开始处理——初始平整度越高，最终结果越好。”

更棘手的是，背面供电改变了芯片热传导路径。传统正面金属化芯片的热量主要通过硅衬底导向散热器，而背面供电网络（PDN）在器件与散热路径间增加了后端金属层。“这些低导热层导致热阻增加，”Beyne解释，“若能将背面金属层设计为高效导热层，则可抵消劣势。关键在于解决局部热点问题，将热量扩散至更大区域。”

背面供电技术有望在2纳米以下逻辑器件中实现，尤其适用于高功耗、高性能场景——其可显著提升开关速度、降低电压降噪并优化能效。

突破工艺挑战需攻克极端减薄、晶圆键合、正背面互连对准及先进器件调试。首代背面供电网络落地后，芯片制造商将直面晶体管源/漏极直连的艰巨任务——这为亚纳米制程开启新一轮技术攻坚。

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